VHDLのstd_logic_vectorのインデックスは「downto」を使用する

VHDLで、std_logic_vector型は”downto”キーワードで添字指定できます。”downto”キーワードを使うと、添字の範囲が指定でき、上位ビットの添字が前に、下位ビットの添字が後ろになります。

以下に、std_logic_vector 型でインデックス付けを行うサンプルコードを示します:

signal data_vector: std_logic_vector(7 downto 0);  -- 定义一个8位的std_logic_vector信号
data_vector(7) <= '1';  -- 赋值最高位为1
data_vector(6 downto 4) <= "101";  -- 赋值第6位到第4位为101
data_vector(3 downto 0) <= (others => '0');  -- 将最低位到第0位赋值为0

上記の例では、std_logic_vectorのインデックス範囲は「downto」キーワードを使用して指定されています。上位インデックスは7、下位インデックスは0です。大括弧内にインデックスを置くことでstd_logic_vectorの特定のビットにアクセスできます。

注意、VHDLの中での添字範囲は左から右なので、最上位の添字は、開きカッコの一番先頭にきます。