IDDRとODDRをどのように使用しますか？

2年 ago
結衣, 春花
1 minute

IDDRとODDRはXilinx FPGAで提供される2つの内蔵部品で、データの両立上がりエッジのレジスタ機能を実装できます。IDDRは入力データの両立上がりエッジのレジスタに利用され、一方ODDRは出力データの両立上がりエッジのレジスタに利用されます。

IDDRやODDRを使用するには、FPGA設計において対応する部品をインスタンス化し、適切な信号に接続する必要があります。

次のIDDRとODDRを使用してデータの両エッジでレジスタを設定する例を以下に示します。

module Example (
    input clk,
    input reset,
    input data,
    output reg q
);

wire iddr_dout;
reg iddr_din;

IDDR #(
    .DDR_CLK_EDGE("OPPOSITE_EDGE"),  // 输入数据在时钟的上升沿寄存
    .INIT_Q1(1'b0),  // 初始化输出寄存器为0
    .SRTYPE("SYNC")  // 同步复位类型
) iddr_inst (
    .Q1(iddr_dout),
    .C0(clk),
    .C1(clk),
    .CE(1'b1),
    .D(iddr_din),
    .R(reset)
);

ODDR #(
    .DDR_CLK_EDGE("OPPOSITE_EDGE"),  // 输出数据在时钟的上升沿寄存
    .INIT_Q1(1'b0),  // 初始化输出寄存器为0
    .SRTYPE("SYNC")  // 同步复位类型
) oddr_inst (
    .C(clk),
    .CE(1'b1),
    .D1(q),
    .D2(q),
    .R(reset),
    .Q(iddr_din)
);

always @(posedge clk) begin
    if (reset) begin
        q <= 1'b0;  // 复位时输出为0
    end else begin
        q <= iddr_dout;  // 输出等于输入的上一状态
    end
end

endmodule

上記の例では、入力信号dataはIDDR素子で両エッジレジスタに入力され、その後ODDR素子を通して信号qに出力されます。クロック信号clkはデータのレジスタ操作に利用され、リセット信号resetは出力レジスタのリセットに利用されます。

IDDRやODDRをインスタンシエートする際、パラメータを通じて入力データのレジスタエッジ、出力レジスタの初期値、同期リセットタイプなどの要素の動作を設定することができる。

これは単なる一例であり、具体的な使用方法は実際のニーズに応じて調整する必要があります。

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